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Mit Zero ASIC kann jeder seinen eigenen Prozessor entwerfen

Mit Zero ASIC kann jeder seinen eigenen Prozessor entwerfen Titel

Das physische Design moderner Prozessoren dauert normalerweise Jahre und kostet je nach Komplexität und Prozesstechnologie Dutzende oder Hunderte von Millionen Dollar. Das Halbleiter-Startup Zero ASIC hat eine Plattform angekündigt, die es ermöglicht, in kürzester Zeit ein hochgradig kundenspezifisches Multi-Chiplet-System-in-Package (SiP) aus bekannten Chiplets zusammenzusetzen. Die ChipMaker-Plattform soll die kundenspezifische Siliziumentwicklung demokratisieren.

Die Entwicklung eines kundenspezifischen anwendungsspezifischen integrierten Schaltkreises (ASIC) vom Konzept bis zur Produktion ist für viele Start-ups zu langwierig und zu teuer. Die ChipMaker-Plattform von Zero ASIC vereinfacht den Prozess durch die Verwendung von Chiplet-basierten Designs, die die Komplexität des Schaltungsdesigns verbergen und es den Nutzern ermöglichen, ihre kundenspezifischen Designs schnell und präzise zu testen und zu modifizieren, bevor sie die physischen Bauteile bestellen. All dies wird mit Hilfe von FPGAs (Field Programmable Gate Arrays) in der Cloud erreicht, um den RTL-Quellcode zu implementieren.

Die Plattform von Zero ASIC basiert auf eFabric, einem 3D-Interposer, der eine Die-to-Die-Kommunikation ermöglicht, und eBrick, einer Sammlung von vorgefertigten 3D-Chips mit Plug-and-Play-Funktionen.

Die eFabric fungiert als dynamischer 3D-Interposer mit einer gitterartigen Struktur und einer On-Fabric-Bisektionsbandbreite von 512 Gb/s/mm. Der 3D-Interposer erleichtert die Integration von Verarbeitungseinheiten mit 3D-verbundenen, interoperablen eBrick-Chiplets mit einer 3D-Bandbreite von 128 Gb/s/mm2. Außerdem unterstützt er die Integration von Off-Package-IO-Funktionen durch 2D-verbundene UCIe-basierte ioBrick-Chiplets mit einer 2D-Bandbreite von 128 GB/s/mm.

Derzeit verfügt Zero ASIC über einen bescheidenen Katalog von 2 mm^2 eBrick Chiplets, einschließlich einer Quad-Core RISC-V Linux-fähigen Dual-Issue CPU, 5K LUT embedded FPGA, 3MB SRAM und 3 TOPS ML (Tera-ops per second machine learning) Beschleuniger. Diese Chiplets werden verwendet, um die Fähigkeiten der Plattform auf dem Open Compute Platform Summit/Open Chiplet Economy Center vom 17. bis 19. Oktober in San Jose, Kalifornien, zu demonstrieren.

Zero ASIC geht davon aus, dass der Katalog der eBrick Chiplets im Laufe der Zeit erheblich erweitert wird. Dies wiederum wird es der ChipMaker-Plattform ermöglichen, immer rentabler zu werden, auch wenn das Unternehmen nicht bekannt gibt, wie es dies erreichen will.

„Kundenspezifische anwendungsspezifische integrierte Schaltungen (ASICs) bieten einen 10- bis 100-fachen Kosten- und Energievorteil gegenüber kommerziellen Standardbauteilen (COTS), aber die enormen Entwicklungskosten machen ASICs für die meisten Anwendungen unrentabel“, so Andreas Olofsson, CEO und Gründer von Zero ASIC. „Um die nächste Welle weltverändernder Siliziumgeräte zu entwickeln, müssen wir die Hürde für ASICs um Größenordnungen senken. Unsere Aufgabe bei Zero ASIC ist es, die Bestellung eines ASICs so einfach zu machen wie die Bestellung von Katalogteilen bei einem Elektronikhändler.“

Das klingt sicherlich interessant. Ob es tatsächlich funktionieren und sich durchsetzen wird, bleibt abzuwarten. Wir halten euch natürlich auf dem Laufenden.

 

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