AMD hat neue Details zu seinem 3D V-Cache der zweiten Generation bekannt gegeben, der in den neuen Ryzen 7000X3D-Prozessoren zum Einsatz kommt. Nach Angaben des Unternehmens bietet der 3D-Stacked-Cache Bandbreiten von bis zu 2,5 TB/s. Darüber hinaus werden die 3D-V-Cache-Chips auf TSMC 7nm gefertigt.
AMD teilte die Details teilweise vor Tom’s Hardware und teilweise auf der International Solid-State Circuits Conference mit. Nach Angaben des Unternehmens bietet der 3D V-Cache der zweiten Generation eine 25-prozentige Geschwindigkeitssteigerung gegenüber der ersten Generation, die Bandbreiten von bis zu 2,0 TB/s erreichte. TSMC produziert die Cache-Chips der zweiten Generation wieder in 7nm und platziert die Chips dann auf einem 5nm Zen 4 Chiplet mit TSMC SoIC. Tweakers hat bereits eine Hintergrundgeschichte zu Chiplets geschrieben, in der SoIC besprochen wird.
Der 3D-V-Cache der zweiten Generation ist physikalisch kleiner als zuvor, mit einer Fläche von 36 mm² im Vergleich zu 41 mm² bei der ersten Generation. Die Chiplets bieten eine höhere Transistordichte, auch wenn sie nicht auf TSMC N5 hergestellt werden und die gleiche Anzahl an Transistoren von 4,7 Milliarden beibehalten wird.
AMD musste die Interconnects für den 3D-V-Cache-Chipsatz modifizieren, da der CPU-Chipsatz stärker geschrumpft ist. Dazu verwendet das Unternehmen nach wie vor Through-Silicon-Vias, die den Cache-Chiplet und den Zen-4-CCD vertikal miteinander verbinden. In der ersten Generation befanden sich diese Durchkontaktierungen ausschließlich im L3-Bereich des CPU-Chiplets. Da dieser Chip mit der Zen-4-Architektur aufgrund der Umstellung auf N5 jedoch kleiner geworden ist, kommt es zu Überschneidungen mit dem L2-Cache. AMD musste die Tsvs für die Stromversorgung in die L2-Region ausdehnen, während die Signal-Tsvs für die Datenübertragung vollständig in der L3-Region bleiben. AMD reduzierte die Fläche dafür um 50 Prozent.
Das Unternehmen zeigt auch Diagramme und Fotos seines überarbeiteten E/A-Die aus den Ryzen 7000 Desktop-Prozessoren, interpretiert vom Twitter-Nutzer Locuza. Diese werden auf TSMC N6 gefertigt. Der I/O-Chip hat eine Fläche von 117,8 mm² und enthält 3,37 Milliarden Transistoren. Damit ist der Die etwas kleiner als der vorherige I/O-Die der Ryzen 5000-Serie, der in 12nm gefertigt wurde, aber über 60 Prozent mehr Transistoren enthält.
Anders als bisher enthält der neue I/O-Die unter anderem eine integrierte Radeon-GPU. Diese sitzt in der Mitte des Chips und verfügt über zwei RDNA 2 CPUs mit insgesamt 128 Shadern. Der I/O-Die beherbergt außerdem einen Speichercontroller und zwei DDR5-Speicherschnittstellen mit je zweimal 40bit, also insgesamt 160bit. Davon sind 32 Bit für die ecc-Unterstützung reserviert. Der Chip verfügt außerdem über bis zu zwei GMI2-Interconnects, die die CPU-Chips mit dem I/O-Die verbinden.
