Mit Cache-Hierarchien in CPU- oder GPU-Designs sollen Daten möglichst schnell und nahe an Kerne oder Beschleuniger gebracht werden. Ein Cache hat nur eine außerordentlich kleine Kapazität und ist die letzte Speicherebene zur Vorhaltung der Daten. ARM plant nun die Beschleunigung eines SRAM auf 7 GHz.
Ein SRAM (Static Random Access Memory) ist ein flüchtiger Speicher, der seine Informationen verliert, sobald die Betriebsspannung abgeschaltet wird. Er ist die letzte Speicherebene zur Vorhaltung von Daten. Aus einem SRAM kann pro Taktzyklus etwas gelesen oder geschrieben werden. ARM will nun mit dem Konzept
High Bandwidth Instance (HBI) die Leistung von SRAM-Speichern erweitern und plant eine Beschleunigung auf 7 GHz.
Cache-Hierarchie bei CPU- und GPU-Designs
Cache-Hierarchien bei CPU- oder GPU-Designs sorgen dafür, dass die Daten möglichst schnell und nahe an die Kerne oder Beschleuniger gelangen. Der Cache mit der kleinsten Kapazität wird abhängig vom Hersteller als L0- oder L1-Cache bezeichnet. Er ist die letzte Speicherebene zur Vorhaltung von Daten.
Chiphersteller können die Größe des L0- oder L1-Caches je nach Chipgröße und Chipdesign frei wählen. Abhängigkeiten bestehen von der Architektur des Chips. Bei der Lion-Cove-Architektur von Intel hat der L1-Data-Cache eine Größe von 48 kB. Der L1-Data-Cache bei der Zen-4-Architektur von AMD ist 32 kB groß
Ein SRAM als flüchtiger Speicher kann in 6T-1RW-Bitzellen aufgebaut werden, damit pro Taktzyklus aus ihm gelesen oder geschrieben werden kann. Mit dem Einsatz von zwei Bänken ist es möglich, auf einer Bank zu lesen und auf der anderen zu schreiben. Die Leistung des L1-Data-Caches wird dadurch deutlich erhöht. Das führt jedoch zu einer größeren Chipfläche und einem erhöhten Stromverbrauch.
High Bandwith Instance von ARM
Auf dem VLSI-Symposium 2024, das am 20. Juni zu Ende ging, stellte ARM sein Konzept High Bandwith Instance (HBI) vor. Der SRAM ist dabei in 8T 1R1RW Speicherzellen aufgeteilt, was bedeutet, dass die Speicherzellen über einen zusätzlichen Port verfügen. So können gleichzeitig zwei Lesevorgänge oder ein Lese- und ein Schreibvorgang stattfinden.
Mit einem zusätzlichen HBI-DDATA-Speicher will sich ARM von der klassischen Implementierung eines SRAM für einen L1-Data-Cache lösen. So ist ein vereinfachtes Design möglich, das zusätzlich einen Latenzvorteil bringt. Bei einer typischen Latenz von ungefähr 0,8 ns liegt der Latenzvorteil bei 10 bis 15 ps.
Größere Speicherzelle bei gleicher Kapazität
Bei gleicher Kapazität wird die Speicherzelle um 33 Prozent größer. Bei 64 kB an 1R1RW HBI werden 55.636 Quadratmikrometer und bei 128 kB an 1RW-SRAM 83.991 Quadratmikrometer benötigt. Der L1-Data-Cache fällt jedoch um 33 Prozent kleiner aus, wenn er auf die Bandbreite normiert wird. Eine hohe Kapazität verlangt entsprechend mehr Fläche.
Zur Prüfung der elektrischen Eigenschaften ließ ARM einen Chip in 3 nm fertigen, der eine Fläche von 2,9986 x 3,9945 Millimetern hat. Das macht 11,98 Quadratmillimeter aus. Auf diesem Chip sind 112 SRAM-HBI-Makrozellen abgebildet. Bei einer Spannung von 0,945 V wurde ein Takt von 7,74 GHz erreicht.
Typisch für SRAM ist eine Spannung von 0,495 V, bei der immer noch ein Takt von 3,13 GHz erreicht wurde. Das entspricht einer Ausbeute von 100 Prozent.
Fertigung von SRAM vergleichsweise einfach
SRAM haben eine einfache Struktur und erfordern keine komplexe Fertigung. Redundanzen können eingebaut werden. Allerdings ist es schwierig, SRAM im Chip-Design zu skalieren. Die Bandbreite pro Fläche gewinnt daher immer mehr an Bedeutung.
Bei High Bandwith Instance von ARM handelt es sich um ein Konzept, das zeigt, wie sich das Chipdesign weiterentwickelt hat. An diesem Konzept sind alle Komponenten beteiligt. Die Recheneinheiten profitieren von einem schnelleren SRAM in GPUs, Beschleunigern und Prozessoren gleichermaßen. Als ein Grundbaustein eines jeden Chipdesigns darf der SRAM in seiner Bedeutung nicht vernachlässigt werden.
Quellen: ARM, Hardware LUXX, Storage Insider
