Beim Umbau von der Zen-4-Architektur auf die Zen-5-Architektur hat AMD die Komplexität der CCDs deutlich gesteigert. Stark angestiegen ist die Zahl der Transistoren. Deutliche Veränderungen sind im L3-Cache erkennbar.
Ein wesentlicher Unterschied der Zen-5-Architektur zur Zen-4-Architektur ist die höhere Transistordichte. Die Größe der Chips konnte mit 70,6 Quadratmillimetern im Vergleich zum Vorgänger nahezu beibehalten werden. Allerdings bringt AMD auf einer fast gleich großen Fläche nun bei der Zen-5-Architektur 8,315 Milliarden Transistoren unter. Die neuen Chips mit der Zen-5-Architektur sind wesentlich komplexer als Chips mit Zen-4-Architektur. Die höhere Transistordichte könnte auch in der Herstellung beim Auftragsfertiger TSMC geschuldet sein. Bei der Herstellung wurde von N5 auf N4X gewechselt.
Grundsätzlicher Aufbau der Zen-5-CCDs mit Zen-4-Chips identisch
Fritzchens Fritz hat auf Flickr einige Shots veröffentlicht, die Einblicke in die Zen-5-Architektur von AMD geben. Hier sind sie:
Auch auf dem YouTube-Kanal High Yield sind einige Gründe für die Unterschiede der Zen-5-Architektur zur Zen-4-Architektur zu sehen:
In ihrem grundsätzlichen Aufbau sind die CCDs mit Zen-5-Kernen mit denen mit Zen-4-Kernen identisch. So wie bei den Vorgängern sind acht Kerne und ein L3-Cache mit einer Kapazität von 32 MB vorhanden. Der L3-Cache weist jedoch die größten Veränderungen auf. Die SRAM-Zellen wurden stark verkleinert. Hatten sie im Zen-4-CCD noch eine Größe von 24 Quadratmillimetern, sind sie beim Zen-5-CCD nur 15,7 Quadratmillimeter groß. Der L3-Cache reduziert sich in seiner Größe von ursprünglich mehr als einem Drittel der Chipgröße auf weniger als ein Viertel.
Reduzierung des Platzes zwischen den 4kB-SRAM-Zellen
Gemeinsam mit dem Chiphersteller TSMC konnte AMD den L3-Cache deutlich verkleinern. Das zeigt sich im reduzierten Platz zwischen den einzelnen 4kB-SRAM-Zellen. Die SRAM- und Analogzellen skalieren in modernen Fertigungsverfahren weniger als für Logikbereiche. Die Zellen wurden deutlich dichter als beim Vorgänger zusammengepackt. So konnte der Platzbedarf reduziert werden.
Geschickte Ausnutzung des Platzes
In der Zen-3-Generation nutzte AMD den Platz zwischen den L3-Cache SRAM-Zellen für Signalleitungen von TSV und Power/Control des darüber angeordneten 3D-V-Cache-Chiplets. Da bereits bei der Zen-4-Generation das CCD verkleinert wurde, war eine andere Platzierung der TSV-Signalleitungen und von Power/Control notwendig. Die Signalleitungen für Power/Control wanderten in den Bereich des L2-Cache.
Die Reihen für die TSV-Signalleitungen wurden im Zen-5-CCD noch einmal deutlich verkleinert. In der Mitte gibt es keine Trennung mehr. Im Bereich des L3-Cache sind nur noch zwei Reihen rechts und links vorhanden, die deutlich schmaler sind. Die typischen TSV-Elemente sind in diesen Bereichen nicht mehr erkennbar.
Die Frage drängt sich auf, wo die TSV-Signalleitungen im CCD für Zen 5 mit 3D V-Cache künftig untergebracht werden sollen. Vermutlich befinden sich die TSV-Signalleitungen immer noch in den zwei Reihen des L3-Cache, doch sind sie wesentlich kleiner. Offenbar sind es auch weniger Signalleitungen als zuvor. Bei den CCDs mit Zen-3- und Zen-4-Kernen waren noch ungefähr 24.000 TSVs vorhanden. Laut High Yield sind bei den CCDs mit Zen-5-Kernen nur noch ungefähr 9.000 TSVs untergebracht.
Optimierungen in der Fertigung
AMD ist es auch in diesem Bereich gemeinsam mit TSMC gelungen, Optimierungen in der Fertigung zu erzielen. Die Signal-TSVs waren aufgrund eines zusätzlichen Schaltkreises 10 x 10 µm groß. Die Größe der Power/Control-TSVs ohne zusätzlichen Schaltkreis lag bei 5 x 5 µm. Inzwischen sind die Signal-TSVs nur 3 x 3 µm und die Power/Control-TSVs nur 3 x 4 µm groß. Ein zusätzlicher Schaltkreis ist scheinbar nicht mehr erforderlich. Im L2-Cache-Bereich sind keine Power/Control-TSVs mehr erkennbar.
Vermutlich hat AMD noch weitere Änderungen für den CCD mit zusätzlichem SRAM-Chiplet vorgenommen. Das SRAM-Chiplet deckte mit seiner Größe von 36 Quadratmillimetern bisher genau den Bereich des L3- und L2-Caches ab. Das ist bei einer Erweiterung des L3-Caches passend, da es auf niedrige Latenzen und eine hohe Bandbreite ankommt. Die Bandbreite wird von AMD mit 2,5 TB/s angegeben.
Das bisher verwendete SRAM-Chiplet würde bei einem L3-Cache mit der kleineren Fläche im Zen-5-CCD den Bereich des Caches und einen Teil der eigentlichen Kerne abdecken. Die Kerne sind für einen großen Teil der Abwärme erforderlich. Eine Abdeckung durch das SRAM-Chiplet könnte daher die Kühlung behindern. AMD könnte einen zusätzlichen Cache von 64 MB aufteilen und zweimal 32 MB übereinanderstapeln. Im BIOS des EPYC-Servers tauchten bereits 2021 die ersten Hinweise darauf auf. Das SRAM-Chiplet würde nicht mehr Platz benötigen als der L3-Cache mit 32 MB. Ein solcher Stapel stellt beim SRAM jedoch eine zusätzliche technische Herausforderung dar.
Quellen: AMD, Fritzchens Fritz auf Flickr, High Yield auf YouTube, Die Heutigen Nachrichten, hardwareLUXX, YouTube