PowerVia ist eine rückseitige Stromversorgung der Transistoren in den Chips und wird bei Intel ab Intel 18A ein wichtiges Thema. Die Backside Power Delivery hat aber auch Nachteile.
Power Via als Backside Power Delivery ist eine rückseitige Stromversorgung der in den Chips befindlichen Transistoren. Sie sollte schon bei Intel 20A genutzt werden, doch hat Intel diesen Schritt aus Kostengründen eingespart. Bei Intel 18A soll diese Technik eingesetzt werden. TSMC wird sie bei der A16-Fertigung nutzen. Samsung hat ähnliche Pläne mit SF2Z. Die rückseitige Stromversorgung kann auch Nachteile haben.
Backside Power Delivery Networks in unterschiedlichen Ausführungen
Backside Power Delivery Networks (BSPDN) ist die rückwärtige Stromversorgung von Transistoren und hat bei den einzelnen Herstellern unterschiedliche Namen und etwas andere Ausführungen im Detail. Intel nennt diese Technik PowerVia, bei TSMC heißt sie Super Power Rail (SPR).
Die Stromzufuhr zu den Transistoren wurde durch die rückseitige Versorgung als Konkurrenz um den Raum für die Signalleitungen beseitigt. Dadurch werden niedrigere elektrische Widerstände erreicht. Die Stromversorgung wird effizienter, weniger Energie geht verloren. Weniger elektromagnetische Interferenzen treten auf, da eine physische Trennung von Stromleitungen über BSPDN und Signalleitungen über das Frontside Power Delivery Network (FSPDN) erfolgt. Das führt zu einer Verbesserung bei der Signalqualität und den Taktraten. Die Eigenschaften der Chips verbessern sich, da weniger Störungen und geringere Verluste auftreten.
Die Vorderseite der Chips wird nicht mehr für die Stromversorgung genutzt. Dadurch ist mehr Platz für Signalleitungen und Transistoren verfügbar. Die Packungsdichte und die Skalierung können höher ausfallen.
Nachteile bei BSPDN
Die Umsetzung von BSPDN bringt auch Nachteile mit sich. Thermische Hotspots werden durch die Verlagerung der Stromversorgung auf die Rückseite potenziell besser verteilt. Die Wärmeableitung kann dadurch optimiert werden. In einem vom Interuniversity Microelectronics Centre (imec) auf der IEDM-Konferenz präsentierten wissenschaftlichen Papier wird von stärkeren thermischen Hotspots geschrieben.
Für die Untersuchung wurde ein SoC mit 80 Kernen sowie PCIe-, I/O- und DDR-Controllern verwendet. Bei den verschiedenen simulierten Workloads wurde von einer Gesamtleistungsaufnahme von ungefähr 57 bis 83 Watt ausgegangen. Das imec ging beim Schichtaufbau von den üblichen Stärken aus. Dabei wurden das Back-End of Line (BEOL), das Front-End of Line (FEOL), der eigentliche Chip sowie die Bumps- und Bonding-Schichten herangezogen.
Im Ergebnis der Simulationen erzeugt das BSPDN-basierte Design um bis zu 14 Grad Celsius höhere Hotspot-Temperaturen als das FSPDN-Design. Das soll in zusätzlichen thermischen Widerständen begründet sein. Die Abwärme muss durch Wafer-Bonding-Lagen abgeführt werden, was zu einem zusätzlichen thermischen Widerstand führt.
Vom imec vorgeschlagene Lösungen
Für die Probleme schlägt das imec Lösungen vor. Eine bessere Wärmeabfuhr kann durch eine zusätzliche Masseebene unterhalb des BSPDN erfolgen. Positiv wirken sich auch dünnere Wafer-Bondings aus. Die Forschung konnte auch positive Effekte an neuen Materialien wie Aluminium-Nitrid feststellen. Die einzelnen Maßnahmen ermöglichen um 1 bis 6,5 Grad Celsius niedrigere Hotspot-Temperaturen. Werden mehrere Maßnahmen miteinander kombiniert, können die Hotspot-Temperaturen um durchschnittlich 8,7 Grad Celsius gesenkt werden.
Laut imec kann ein BDSM bei einer nicht-uniformen oder hohen Leistungsdichte ein Problem darstellen. Fein granulare Leistungsanalysen ermöglichen eine Simulation potenzieller Hotspots, denen gezielt entgegengewirkt werden kann. Chiphersteller wie TSMC, Intel und Samsung arbeiten vermutlich schon an entsprechenden Lösungen. Interessant ist sicherlich, dass bei einem BSPDN nicht nur die komplexere Fertigung nachteilig ist.
Quellen: Intel, TSMC, Samsung, imec, hardwareLUXX
